Dr. Ralf Dreesen

Anschrift:

Ralf Dreesen
Universität Paderborn
Institut für Informatik
Fakultät für Elektrotechnik,
Informatik und Mathematik
Fürstenallee 11
33102 Paderborn
Deutschland

Raum: F2.301
Tel.: 05251/60-
Fax: 05251/60-
Email:

Veröffentlichungen

  • Ralf Dreesen. Generating Interlocked Instruction Pipelines from Specifications of Instruction Sets. In Proceedings of International Conference on Hardware/Software Codesign and System Synthesis (CODES+ISSS), October 2012. (to appear)
  • Ralf Dreesen. ViDL: A Versatile ISA Description Language. In 19th Annual IEEE International Conference and Workshops on the Engineering of Computer Based Systems (ECBS-19), April 2012.
  • Ralf Dreesen. Generating Processors from Specifications of Instruction Sets. Dissertation, University of Paderborn, Germany, 2011.
  • Ralf Dreesen, Michael Thies, Uwe Kastens. Type Analysis on Bitstring Expressions. Proceedings of the 9th Workshop on Optimizations for DSP and Embedded Systems (ODES-9), April 2011 (download)
  • Thorsten Jungeblut, Ralf Dreesen, Mario Porrmann, Michael Thies, Ulrich Rückert and Uwe Kastens. A Framework for the Design Space Exploration of Software-Defined Radio Applications. In 2nd International ICST Conference on Mobile Lightweight Wireless Systems, 2010.
  • Ralf Dreesen, Thorsten Jungeblut, Michael Thies, Uwe Kastens. Dependence Analysis of VLIW Code for Non-Interlocked Pipelines. Proceedings of the 8th Workshop on Optimizations for DSP and Embedded Systems (ODES-8), April 2010 (download)
  • Thorsten Jungeblut, Christoph Puttmann, Ralf Dreesen, Mario Porrmann, Michael Thies, Ulrich Rückert, Uwe Kastens: Resource Efficiency of Hardware Extensions of a 4-issue VLIW Processor for Elliptic Curve Cryptography.  Advances in Radio Science 2010
  • Ralf Dreesen, Thorsten Jungeblut, Michael Thies, Mario Porrmann, Uwe Kastens, Ulrich Rückert. A Synchronization Method for Register Traces of Pipelined Processors. Analysis, Architectures and Modelling of Embedded Systems, pp. 207-217, Springer (ISBN 978-3-642-04283-6), September 2009.
  • Thorsten Jungeblut, Ralf Dreesen, Mario Porrmann, Ulrich Rückert and Ulrich Hachmann. Design Space Exploration for Resource Efficient VLIW-Processors. In University Booth of the Design, Automation and Test in Europe (DATE) conference, 2008.
  • Ralf Dreesen, Michael Hußmann, Michael Thies and Uwe Kastens. Register Allocation for Processors with Dynamically Reconfigurable Register Banks. In Proceedings of the 5rd Workshop on Optimizations for DSP and Embedded Systems (ODES) held in conjunction with the 5rd IEEE/ACM International Symposium on Code Generation and Optimization (CGO 2007), March 2007. (download)
  • Ralf Dreesen. Registerzuteilung für Prozessor-Cluster mit dynamisch rekonfigurierbaren Registerbänken. Diplomarbeit, Universität Paderborn, 2006. (download)

Übersetzer-Werkzeuge

Als Mitarbeiter am MxMobile Projekt habe ich Compiler-Werkzeuge für den CoreVA Mobilprozessor entwickelt, bzw. portiert. Die Werkzeugkette besteht aus einem optimierenden C-Compiler, einem Instruktionssatzsimulator, einem Assemblierer, einem Disassemblierer und einem Linker.

Der Compiler integriert mehrere CoreVA-Spezifische Module und Optimierungen. So wurde ein neuer parallelisierender VLIW-Scheduler implementiert, der Slot-Einschränkungen berücksichtigt, Branch-Delay-Slots füllt und Datenkonflikte vermeidet. Zudem unterstützt der Compiler SIMD und bedingte Ausführung.

Wie der Compiler werden auch die anderen Werkzeuge größtenteils aus einer Prozessorspezifikation (UPSLA) generiert. Die Generatoren für den Assemblierer, Disassemblierer und Linker habe ich im Rahmen des Projektes entwickelt und erstmals eingesetzt.
Zusätzlich wurde für den Assemblierer eine prozessorspezifische Optimierung zur Ausrichtung von Sprungzielen entwickelt. Durch diese Optimierung werden Kontrollkonflikte verringert und der Instruktionsdurchsatz in der Folge erhöht. Die Werkzeuge erzeugen Debugging-Informationen und unterstützen Relocatable-Code.

Generierung von Prozessoren und Simulatoren

In meiner Dissertation habe ich ein System entwickelt, mit dem die Entwicklung anwendungsspezifischer Prozessoren vereinfacht und beschleunigt wird. Das System besteht aus mehreren Generatoren und der Instruktionssatzbeschreibungssprache ViDL. Im Unterschied zu alternativen Ansätzen abstrahiert ViDL strikt von allen mikroarchitektonischen Aspekten eines Prozessors. Das erhöht zum einen die Verständlichkeit der Spezifikation und erlaubt die Generierung diverser Implementierungen. Bisher habe ich Generatoren für schnelle Instruktionssatzsimulatoren (C), für Web-Simulatoren (HTML/JavaScript) und für Prozessoren (VHDL) entwickelt.

Der Prozessorgenerator erzeugt Implementierungen mit verschiedenen Pipeline-Strukturen. Die Struktur wird vollständig aus einer benutzerdefinierten Zielfrequenz, der Instruktionssemantik und Informationen über Signallaufzeiten der Zieltechnologie hergeleitet. Die Generierung ist vollständig automatisiert, ein Benutzer braucht also keinen Aspekt der Mikroarchitektur vorgeben. Der Generator löst Datenkonflikte durch Forwarding und Interlocking auf. Kontrollkonflikte werden durch Sprungvorhersage und spekulative Ausführung behoben. Ressourcenkonflikte werden durch eine konfliktfreie Zuteilung vermieden. Diese fehleranfälligen Aufgabe werden also vom Entwickler auf den Generator übertragen.

Um nachzuweisen, dass das System auch erfolgreich in der Praxis eingesetzt werden kann, wurden realistische Instruktionssätze spezifiziert, sowie entsprechende Implementierungen generiert und evaluiert. Unter anderem wurde spezifiziert: ARM, MIPS, Power, CoreVA und SRC.

Weitere Informationen und Web-Simulatoren befinden sich auf der Seite www.vidl.de.

Lehre (Tutorien)

WS 10/11 Modellierung
SS 10 Funktionale Programmierung
WS 09/10 Modellierung
SS 09 Datenstrukturen und Algorithmen
WS 08/09 Funktionale Programmierung
WS 07/08 Modellierung
SS 07 Grundlagen der Programmierung

Organisation

Ich verwalte die Übungskästen der Informatik auf dem D3 Flur. Informationen zum Ablauf der Reservierung verschicke ich auf Anfrage (nur an Mitarbeiter der Uni).

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